..а не на SystemVerilog.
- Мой код работает везде, а именно: в тулах Synopsys, Cadence, на FPGA, на старых версиях тулов (до-SV эпохи), в таких популярных GNU-тых программах как Icarus iVerilog (кросслинк), Yosys, etc.
- По-настоящему интересные дизайнеру вещи в SV как правило несинтезируемы
- Намного интереснее развивать самописные препроцессоры (кросслинк на мой ipyxact), чем пытаться изобрести “волшебную конструкцию” на системверилоге
