Inferring true dual-port, dual-clock RAMs in Xilinx and Altera FPGAs

Какой-то тренд в последнее время на выпуск мини-, мико- и даже нано-плат для FPGA, моду тут задал ICEstick от Lattice, но неужели эволюция нас отбросила обратно в нулевые, когда мужчины мерялись телефонами (у кого меньше) ?!..

Более 10ти лет назад когда FPGA были недостаточно большими для одновременного размещения там достаточно жирного IP (ЦОС) и CPU, мы разработали кастомный комбайн для РоС в реальном окружении:

Для тех кто давно в теме FPG/A/SIC или просто по работе/хобби связан с проектированием на ПЛИС (или СБИС) удобно под рукой иметь агрегатор полезностей и советов, чем тратить время на самостоятельный сёрфинг по LinkedIn/Twitter/WikiChip/SemiWiki/etc..

Для тех кто давно в теме FPG/A/SIC или просто по работе/хобби связан с проектированием на ПЛИС (или СБИС) удобно под рукой иметь агрегатор полезностей и советов, чем тратить время на самостоятельный сёрфинг по LinkedIn/Twitter/WikiChip/SemiWiki/etc..