Skip to main content

Vivado

Каналы полезной информации и дайджест мира ASIC/FPGA

Аннотация

Для тех кто давно в теме FPG/A/SIC или просто по работе/хобби связан с проектированием на ПЛИС (или СБИС) удобно под рукой иметь агрегатор полезностей и советов, чем тратить время на самостоятельный сёрфинг по LinkedIn/Twitter/WikiChip/SemiWiki/etc..

В качестве инициативы, сделали с  единомышленниками пару каналов для агрегации интересных проектов и полезных советов (из собственной проектной практики и из сети). Детали о каналах ниже.

  

IP-cores

Пополняемая коллекция СФ-блоков на языках Verilog/VHDL для реальзации на ПЛИС/СБИС. Подавляющее большинство блоков — опенсорсные и допускающие свободное использование. Помимо СФ-блоков периферии и интерфейсов есть процессорные ядра (розлива таких пивзаводов как MIPSopen, RISC-V, etc) а также отдельный класс библиотек примитивов (в том числе для упрощения кросдоменных переходов) и алгоритмические ядра (ЦОС, нахождение и коррекция ошибок с CRC/ECC).

Что уже можно найти в канале по периферийным IP-ядрам:

DisplayPort, HDMI, DVI, VGA, HMC (Hybrid Memory Cube), DDR3, PCI-E + DMA, NoC, Interconnect, FX2LP (CY7C68013), FX3, FT2232, AXI4, PonyLink, HyperBUS, USB2 (ULPI), USB3 (PIPE), RNG, TRNG, MIPI DSI, MIPI CSI, HyperRAM, will be continue…

Язык канала — английский, организован удобный поиск по #хештегам (язык, тип СФ-блока/периферии, вендор ПЛИС (если применимо)).

 

Адрес: telegram:ipcores

Альтернативный адрес: t.me/ipcores

 

FPG[A]SIC

 Основная направленность канала — Design Automation, т.е. отказ от GUI в пользу скриптов для автоматизации рутинных действий, 

Помимо этого в канале сейчас можно найти полезную информацию по таким темам как: полезные советы по EDA-инструментарию (Cadence/Synopsys, Vivado, Quartus, Yosys, ICEstorm, Verilator, Icarus Verilog, etc), примеры скриптов для автоматизации EDA, трюки по использованию специфичных tcl-команд, недокументированные/малоизвестные возможности тулов, HLS (High level synthesis) инструментарий с открытыми исходными кодами, NN/ML-фрейворки (нейросети и машинное обучение) для ПЛИС, скрипты автоматической сборки datasheets, подходы к использованию свободного инструментария формальной верификации, надстройки и плагины HDL для текстовых редакторов и IDE, свободные книги по тематике FPGA и HDL, советы по настройке Lint’еров, тонкости версионирования в git проектов FPGA & ASIC, трюки по сведению таймингов (лучшии выжимки из Ultrafast Methodology), реверсинжиниринг ПЛИС и используемых форматов представления данных (в т.ч. парсинг битстримов), свободные трансляторы Python -> HDL, продвинутые методики BROM/DSP folding/multi-pumping, подходы работы с партишинами и частичной реконфигарацией (partitions and partial recunfiguration), clock conversion and constraining, HDL tips and tricks, example to use DNA-protection, etc.

Язык канала — английский, организован удобный поиск по #хештегам (вендор ПЛИС/EDA, функционал, язык).

 

Адрес: telegram:fpgasic 

Альтернативный адрес: t.me/fpgasic

Читать далее

Коллекция советов и подсказок по работе с Xilinx Vivado в командной строке TCL

Советы

Note!: Все команды вводятся в интерпретаторе TCL в интерактивном или пакетном режимах.

Включение мультипроцессорности

1
set_param general.maxThreads <значение>

можно задавать значение от 1 до 8 ядер.

Справка по командам выбранной категории

1
help -category <категория>

Справка по командам

1
read_xdc -help

Мониторинг параметров среды

1
2
3
4
5
6
7
8
9
10
11
12
13
% report_param
 
Name                                    Value  Type     Description
bd.useOldFindObjs                       0      boolean  If set to true tool will use previous implementation of find_bd_objs for relation connected_to and connected_to_hierip.
general.maxThreads                      8      integer  Maximum threads created for Vivado Value should be >= 1 and <= 8
gui.enableImprovedElfAssociationDialog  1      boolean  When true use the new improved elf association dialog box. Default is true
labtools.hw_server_timeout              120    integer  Parameter to control the wait to connect to hw_server timeout in seconds
labtools.ila.autoCloseIlaData           1      boolean  Automatically close ILA data objects when associated WCFG closes
labtools.set_target_frequency                  string   Parameter to set target frequency
labtools.use_vcse_server                0      boolean  When enabled the connect_hw_server command will start the legacy vcse_server and conect to the server otherwise vcse_server will not be used
simulator.compiled_library_dir                 string   Directory containing compiled simulation libraries
tcl.collectionResultDisplayLimit        500    integer  Maximum number of elements that can be displayed by any commands that display a collection.  Make unlimited with limit set to 0. (default: 500)
tcl.statsThreshold                      5      integer  Display runtime and memory stats for any command that runs longer than this threshold specified in seconds.  Disable with threshold < 0. (default: 5)

Изменение подробности вывода лога/выключение лога 

 Note!: делаем осторожно — важное не выключаем!

1
set_param messaging.defaultLimit 1000

— установка глобального лимита сообщений по умолчанию

1
set_msg_config -suppress -id {[Synth 8-5544]}

— в данном случае полностью выключается вывод информационного сообщения с ID типа «INFO: [Synth 8-5544]«

1
2
set MSG_LIMIT 10
set_msg_config -id {[Synth 8-3331]} -limit $MSG_LIMIT

— в данном случае вывод информационного сообщения с ID типа «INFO: [Synth 8-3331]» ограничивается выводом первых 10-ти сообщений

1
set_property SEVERITY {Warning} [get_drc_checks LUTLP-1]

— для интерпретации проверки на DRC c ID «LUTLP-1» как предупреждения, вместо критического предупреждения (позволяет получить битстрим, если вы действительно уверены, что в дизайне необходимы комбинационные петли)

Выключение некоторых DRC-проверок

В некоторых ситуациях необходимо выключить определенные типы DRC-проверок, сделать это можно следующим образом:

1
set_property is_enabled false [get_drc_checks REQP-119]

вот мой полный список отключенных проверок:

1
2
3
4
5
6
7
8
9
set_property is_enabled false [get_drc_checks REQP-119]
set_property is_enabled false [get_drc_checks REQP-1839]
set_property is_enabled false [get_drc_checks DPIP-1]
set_property is_enabled false [get_drc_checks DPOP-1]
set_property is_enabled false [get_drc_checks REQP-1577]
set_property is_enabled false [get_drc_checks REQP-165]
set_property is_enabled false [get_drc_checks REQP-14]
set_property is_enabled false [get_drc_checks RPBF-3]
set_property is_enabled false [get_drc_checks RPBF-4]

Добавление временной метки в битстрим 

1
2
3
4
##### ddddd_MMMM_yyyyyy_hhhhh_mmmmmm_ssssss
##### (bit 31)......................(bit 0)
set_property BITSTREAM.CONFIG.USR_ACCESS TIMESTAMP [current_design]
report_property [current_design] BITSTREAM.CONFIG.USR_ACCESS

 — для добавления таймштампа в примитив USR_ACCESS 

Использование внешних переменных среды в TCL

1
$env(USER) 

— обращение к переменной $USER в shell

1
if {![info exists env(USER)]} { ... }

— проверка существования переменной $USER в shell

 Вызов одного скрипта из другого

1
 source ../filter.tcl

Выполнение shell-команды из скрипта

1
exec cp -f ${PROJ}.bit ~/smb-share

— копировать с перезаписью, если файл уже существует

 

 

Читать далее

[opensource]: Мои скрипты для EDA/CAE/CAD

Приведенное ниже — описание к коллекции моих EDA-скриптов для работы с тулами для ASIC и FPGA

Конвертор из UCF в XDC

Конвертирует для ПЛИС Xilinx привязки ножек и стандартов из формата ucf (Xilinx ISE) в новый формат xdc (Xilinx Vivado). Использование:

1
./ucf-to-xdc.sh FILENAME.ucf

В текущей директории появится файл FILENAME.xdc.

Пример входного ucf-файла

1
2
NET "DDR_DQ[0]"  LOC = "AY12"  |  IOSTANDARD = SSTL15_T_DCI  |  VCCAUX_IO = NORMAL  |  SLEW = FAST;
NET "DDR_DQ[1]"  LOC = "AW12"  |  IOSTANDARD = SSTL15_T_DCI  |  VCCAUX_IO = NORMAL  |  SLEW = FAST;

Пример сгенеренного утилитой xdc-файла

1
2
3
4
5
6
7
8
9
set_property PACKAGE_PIN AY12         [get_ports DDR_DQ[0]]
set_property IOSTANDARD  SSTL15_T_DCI [get_ports DDR_DQ[0]]
set_property VCCAUX_IO   NORMAL       [get_ports DDR_DQ[0]]
set_property SLEW        FAST         [get_ports DDR_DQ[0]]
 
set_property PACKAGE_PIN AW12         [get_ports DDR_DQ[1]]
set_property IOSTANDARD  SSTL15_T_DCI [get_ports DDR_DQ[1]]
set_property VCCAUX_IO   NORMAL       [get_ports DDR_DQ[1]]
set_property SLEW        FAST         [get_ports DDR_DQ[1]]

(далее…)

Читать далее

Установка Xilinx Vivado на линукс на примере CentOS 7

Xilinx Vivado

Революционный продукт Xilinx (вышел летом 2012г), обеспечивает поддержку следующих промышленных стандартов:

  • Шина AMBA AXI4
  • Метаданые согласно IP-XACT IEEE1685
  • Полноценный скриптинг на TCL
  • Поддержка формата SDC (Synopsys Design Constraints)

Дано

  • HW: 16GB RAM + 256GB SSD
  • CentOS 7
  • Vivado 2015.3

Установка

Ставим по традиции в /soft/Xilinx

Лицензия

Установка лицензии для конкретного юзера:

1
cp vivado.lic ~/.Xilinx

файл может иметь произвольное название, но расширение lic

Настройка

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
$ cat /soft/vivado-2015.3.setup
 
##################################
# Setup Script for Xilinx Vivado #
##################################
 
alias vivado-cli='vivado -nojournal -nolog -mode tcl'
alias vivado-gui='vivado -nojournal -nolog -mode gui'
alias vivado='vivado -nojournal -nolog'
 
VIVADO=/soft/Xilinx/Vivado/2015.3
 
export XILINX_VIVADO=${VIVADO}
 
if [ -n "${LD_LIBRARY_PATH}" ]; then
  export LD_LIBRARY_PATH=${VIVADO}/lib/lnx64.o:$LD_LIBRARY_PATH
else
  export LD_LIBRARY_PATH=${VIVADO}/lib/lnx64.o
fi
 
if [ -n "${PATH}" ]; then
  export PATH=${VIVADO}/bin:$PATH
else
  export PATH=${VIVADO}/bin
fi

Там же, как видно, объявляем полезные алиасы:

  • vivado-cli
  • vivado-gui

Проброс Иксов с сервера

  Если Х11 по какой-то причине не работают по SSH (но включены в конфиге SSHD), то прописываем следующее на сервере:
1
export DISPLAY=192.168.0.100:0.0
и на локальной машине-клиенте:
1
xhost +

(далее…)

Читать далее